CoWoSはTSMC以外の企業でも製造できますか？

CoWoSはTSMCの独自技術（商標）であり、同じ名前の技術は他社にはありません。ただし、同等の2.5D実装技術はIntel（EMIB）やASEなどのOSAT（外部パッケージング受託企業）も開発・量産しています。しかし、AI GPUの分野ではTSMCのCoWoSが圧倒的な実績と製造成熟度を持っており、NVIDIAの主要GPU（H100・B200）はすべてTSMCのCoWoSで製造されています。

CoWoSの製造能力不足は、いつ解消されますか？

TSMCは2026年末までにCoWoS月産能力を12〜13万枚に拡大する計画ですが、世界のCoWoS需要は2026年に100万枚/年に達する見通しで、需要と供給のギャップは当面続くと見られています。パッケージング工場の建設には年単位の時間がかかるため、「需要急増→供給拡大→追いつく」のサイクルには構造的なタイムラグがあります。

CoWoSの次の技術として注目されているものはありますか？

NVIDIAは「CoWoP（Chip on Wafer on PCB）」と呼ばれる次世代パッケージ技術を検討していると報じられています。これはGPUダイをマザーボード（PCB）に直接実装する方式で、パッケージ基板を省略してコスト削減や大型化を目指すものです。ただし現時点では研究段階であり、実用化にはPCBの配線微細化など多くの技術課題があります。

【完全図解】CoWoSとは？NVIDIAのGPUを支える先端パッケージ技術を初心者向けに解説

「CoWoS（コワース）」という言葉、AIや半導体のニュースで急に目にするようになりましたよね。でも、こんなふうに感じていませんか？

前回の記事（HBMとは？）で、GPUの性能を引き出す「超高速メモリ」HBMを解説しました。しかし、GPUとHBMは別々のチップです。この2つを「どうやって1つの製品にまとめるか」──その答えが、今回のテーマ「CoWoS」です。

CoWoSとは？──まず30秒で全体像をつかむ
1. CoWoSの読み方は「コワース」
2. CoWoS ＝ Chip on Wafer on Substrate（チップ・オン・ウェハー・オン・サブストレート）
なぜCoWoSが必要なのか？──「普通のパッケージ」では限界がある
1. 従来のパッケージの問題点：「遠すぎる」と「狭すぎる」
  1. 問題① 距離が「遠すぎる」
  2. 問題② 配線が「狭すぎる」
2. CoWoSの解決策：「近づけて」「太くする」
CoWoSの仕組み──3ステップで理解する製造プロセス
1. 「ウェハーの上でチップを組み立て、基板に載せる」
CoWoSの3種類──S・L・Rの違いを一目で理解する
1. 3種類の違いは「インターポーザーの材料と構造」
NVIDIA GPUの進化とCoWoSの関係──A100からB200まで
1. GPU世代が進むたびに、CoWoSも進化してきた
2. B200のあと──B300・RubinとCoWoS（2026年10月時点）
なぜCoWoSがAI産業の「ボトルネック」なのか
CoWoSと「チップレット」の関係──なぜ今、パッケージが主役なのか
1. 「1枚の巨大チップ」から「複数チップの組み合わせ」へ
CoWoSの競合技術──IntelのEMIBとFoveros
よくある誤解を整理する
あなたにとっての意味──投資家・学生・技術者の視点
まとめ：CoWoSの全体像
よくある質問（FAQ）
1. 次に読むべき記事
2. テーマ別に、もっと深く学ぶ

CoWoSとは？──まず30秒で全体像をつかむ

CoWoSの読み方は「コワース」

CoWoSの読み方は「コワース」です。日本の技術メディアでも「CoWoS（コワース）」と書かれています。英語のChip on Wafer on Substrateの頭文字をつないだ名前で、小文字の「o」は「on（〜の上に）」を表します。

名前は、そのまま作り方を表しています。チップ（Chip）をウェハー（Wafer）＝シリコンインターポーザーの上に載せ、それをさらに基板（Substrate）の上に載せる──この3段の重ね方が「CoWoS」です。CoWoS-S・CoWoS-L・CoWoS-Rの3種類は、この真ん中の層（インターポーザー）の材料と作りの違いです（下の「CoWoSの3種類」の節で解説します）。

出典：日経クロステック「TSMCがパネルレベルパッケージ参入検討、『CoWoS』は後工程専業と連携」（2024年8月9日）

CoWoS ＝ Chip on Wafer on Substrate（チップ・オン・ウェハー・オン・サブストレート）

CoWoS（読み方：コワース）とは、複数の半導体チップ（GPUダイやHBMスタック）を、シリコンインターポーザーと呼ばれる中間基板の上に横並びに配置し、それを1つのパッケージ基板に搭載する先端パッケージ技術です。TSMCが2011年に開発し、2012年に量産を開始しました。

名前の意味を分解すると、こうなります。

つまり「チップ → インターポーザー → 基板」という3層のサンドイッチ構造で、複数のチップを1つのパッケージにまとめる技術です。この「2.5D実装」と呼ばれる手法は、チップを横に並べて接続する点が特徴です（チップを縦に積み重ねるのは「3D実装」）。

なぜCoWoSが必要なのか？──「普通のパッケージ」では限界がある

従来のパッケージの問題点：「遠すぎる」と「狭すぎる」

従来の半導体パッケージでは、GPUとメモリ（HBM）は別々のパッケージに入れて、マザーボード上の配線でつなぐのが一般的でした。しかしAI時代になって、この方式には2つの致命的な問題が浮上しました。

CoWoSの解決策：「近づけて」「太くする」

CoWoSはこの2つの問題を、シンプルかつ根本的に解決しました。

シリコンインターポーザーの上にGPUとHBMを数mm以内の距離で並べることで、信号の伝送距離を劇的に縮め、超高密度の配線（1,024bit以上のバス幅）を可能にしたのです。距離が縮まったことで消費電力も下がります。

CoWoSの仕組み──3ステップで理解する製造プロセス

「ウェハーの上でチップを組み立て、基板に載せる」

CoWoSの製造プロセスは、名前の通り3つのステップで構成されます。

構成要素	役割	ポイント
GPUダイ	AI計算の実行	1万個以上のコアで超並列処理を担う「頭脳」
HBMスタック	超高速データ供給	3D積層DRAMでGPUに1TB/s超の帯域幅を提供
インターポーザー	チップ間接続	超微細配線＋TSVでGPUとHBMを数mm以内で接続
パッケージ基板	外部接続	マザーボードとの接続を担う最終的な土台

CoWoSの3種類──S・L・Rの違いを一目で理解する

3種類の違いは「インターポーザーの材料と構造」

CoWoSにはCoWoS-S、CoWoS-L、CoWoS-Rの3つのバリエーションがあります。名前が似ていて混乱しがちですが、違いはシンプルです。「中間基板（インターポーザー）に何を使うか」だけが異なります。

比較項目	CoWoS-S	CoWoS-L	CoWoS-R
インターポーザー	フルシリコン	RDL＋局所シリコンブリッジ（LSI）	RDL（有機再配線層）のみ
配線密度	最高	高い（ブリッジ部分は高密度）	低い
パッケージサイズ	〜3.3レチクル（制約あり）	大型化可能（制約が緩い）	大型化可能
コスト	高い	中程度	低い
歩留まり	大型化すると低下	比較的高い	高い
代表的な採用GPU	A100 / H100	B200（Blackwell）	一部のHPC製品

出典：CoWoSの3種類の分類は EE Times Japan、Introl、NVIDIAの採用情報は Tom’s Hardwareを参考に構成

この続きと一緒に読まれている記事

NVIDIA GPUの進化とCoWoSの関係──A100からB200まで

GPU世代が進むたびに、CoWoSも進化してきた

NVIDIAのデータセンター向けGPUは、すべてCoWoS技術で製造されています。GPU世代の進化は、CoWoSの進化と表裏一体です。

B200のあと──B300・RubinとCoWoS（2026年10月時点）

NVIDIAのGPUは、B200のあともHBMの量を増やし続けています。パッケージに載せるHBMが増えるほど、CoWoSの中間の層も大きくする必要があります。

GPU	HBM（1基）	メモリ帯域（1基）
Blackwell（B200）	HBM3E 192GB	8TB/s
Blackwell Ultra（B300）	HBM3E 288GB	8TB/s
Rubin	HBM4 288GB	19.2TB/s

TSMCは、露光1回の範囲（レチクル）の9.5倍の大きさのCoWoSを2027年に量産し、1つのパッケージにHBMを12個以上載せられるようにする計画を発表しています（2025年4月）。大きさの推移はCoWoS-S・L・Rの違いで図にしています。

なぜCoWoSがAI産業の「ボトルネック」なのか

GPU設計は完成している。しかし「包むもの」が足りない

NVIDIAはGPUの「設計」を持っていますが、GPUを「製品」にするにはCoWoSパッケージングが必要です。そしてCoWoSを量産できるのは、事実上TSMCだけです。この構造が、AI半導体の供給に深刻なボトルネックを生んでいます。

TSMCの増産計画──2026年末に月産12〜13万枚へ

この状況を受けて、TSMCはCoWoSの生産能力を急拡大しています。TrendForceの報道によると、TSMCは2026年末までにCoWoSの月産能力を2025年12月時点の7.5〜8万枚から12〜13万枚に引き上げる計画です（出典：TrendForce）。

それでもCoWoS-SとCoWoS-Lは「完全に予約済み」の状態が続いています。世界のCoWoS需要は2024年の37万枚から2025年に67万枚、2026年には100万枚に達する見通しです（出典：36Kr）。バーンスタインはCoWoSがTSMC売上の約15%を占めると予測しています（出典：Investing.com）。

CoWoSとCoPoS・CoWoPの違い

「CoPoS CoWoS 違い」「CoWoP」も合わせて調べられています。どれもGPUとHBMをまとめる組み立て方で、違いはチップの下の層です。

名前	チップの下	状況（2026年10月時点）
CoWoS	ウェーハで作る中間の層 → パッケージ基板	量産中
CoPoS	四角いパネルで作る中間の層 → パッケージ基板	試作ラインの段階。量産は2028年以降の見通し（報道）
CoWoP	ウェーハで作る中間の層 → プリント基板に直接（パッケージ基板を省く）	構想・開発の段階

3つの違いは図とあわせてCoPoSとはで解説しています。

CoWoSと「チップレット」の関係──なぜ今、パッケージが主役なのか

「1枚の巨大チップ」から「複数チップの組み合わせ」へ

半導体の世界では長年、「1枚のシリコンウェハーから1つの巨大なチップを切り出す」（モノリシック設計）が主流でした。しかし、チップが巨大化するほど製造の歩留まりが下がり、コストが跳ね上がるという問題がありました。

そこで登場したのが「チップレット」という考え方です。機能ごとに小さなチップ（ダイ）に分けて製造し、それらを1つのパッケージに組み合わせる──いわば「レゴブロックの組み立て」方式です。

CoWoSは、まさにこの「チップレット時代」を支えるための技術です。GPUダイ（演算）とHBMスタック（メモリ）という異なる種類のチップを、1つのパッケージに高性能に統合する──これがCoWoSの本質的な役割です。NVIDIAのBlackwell B200は、2つのGPUダイ＋8つのHBMスタックをCoWoS-Lで統合しており、チップレット設計の最先端を体現しています。

チップレットは「機能ごとに分けて設計する」考え方、CoWoSはそれを1つにまとめる実装の技術という関係で、分けると良品率やコストがどう変わるのかはチップレットとは？AI時代に主流になった理由で詳しく解説しています。

CoWoSの競合技術──IntelのEMIBとFoveros

先端パッケージ技術はTSMC独占ではなく、Intelも独自技術を持っています。ただし、AI GPUの主戦場ではCoWoSが圧倒的な実績を持っています。

技術名	開発元	方式	特徴
CoWoS	TSMC	インターポーザー上にチップを横並び（2.5D）	AI GPUの事実上の標準。製造成熟度が最も高い
EMIB	Intel	基板に埋め込んだ小さなシリコンブリッジでチップを接続	大型インターポーザー不要でコスト低減。ペア接続向き
Foveros	Intel	チップを垂直に積み重ねる（3D）	省面積だが、発熱管理が課題。異なるプロセスの混載に有利

出典：Introlの技術比較を参考に構成（出典）

よくある誤解を整理する

よくある誤解	実際はこう
「CoWoSはNVIDIAの技術」	CoWoSはTSMCが開発・製造する技術。NVIDIAは「CoWoSを使ってGPUを包んでもらう」立場。設計（NVIDIA）・メモリ（SK Hynix）・パッケージング（TSMC）の3社分業。
「CoWoSはチップの微細化技術」	微細化は「チップ内部の回路を小さくする」技術。CoWoSは「完成した複数のチップを1つにまとめる」パッケージ技術。まったく別の工程。
「パッケージ技術は地味な裏方」	AI時代には、パッケージング技術がGPU出荷数を直接制約する最大のボトルネック。「裏方」どころか、AI産業の成長速度を決める主役。
「CoWoSはどの半導体メーカーでも使える」	CoWoSはTSMCの独自技術（商標）。他社は同等技術を持っているが、CoWoSの製造成熟度とAI GPUでの実績は現時点でTSMCが圧倒的。
「CoWoSの3種類はすべて同じくらい重要」	現在の主流はCoWoS-L（Blackwell B200が採用）。CoWoS-Sは前世代、CoWoS-Rは一部用途。NVIDIAの最新GPUを追うなら、CoWoS-Lの動向が最重要。

あなたにとっての意味──投資家・学生・技術者の視点

まとめ：CoWoSの全体像

結局こういうことです。CoWoSは「GPUとHBMをつなぐ接着剤」のような技術です。GPUがどれだけ高性能でも、HBMがどれだけ高速でも、それらを1つの製品に統合するCoWoSがなければ、AI GPUは存在しません。そしてこのCoWoSの製造能力が、世界のAI半導体供給の「蛇口」を握っている。だからCoWoSを理解することは、AI産業の構造を理解することなのです。