「CoWoSに3種類あるらしいけど、違いがまったくわからない」──そう感じているのは、あなただけではありません。
こんな悩みはありませんか?
CoWoS-S、CoWoS-L、CoWoS-Rのアルファベット1文字の違いが何を意味するのかわからない
「シリコンインターポーザー」と「RDLインターポーザー」って何が違うの?
NVIDIAのBlackwellがCoWoS-Sから「CoWoS-Lに移行した」と聞くけど、なぜ?
3種類のなかで、今一番重要なのはどれ?
自分が学ぶべき技術・投資で見るべきポイントがどこかわからない
この記事でわかること
CoWoS 3種類の違いを決める「たった1つの軸」 ──インターポーザーの構造
S・L・Rそれぞれの仕組みを断面図イメージで理解
8項目の一覧比較表 で違いを一目で把握
なぜNVIDIAがBlackwellでCoWoS-Sを「捨てて」CoWoS-Lを選んだのか
電力密度別の「使い分けマップ」 で全体像を整理
学生・技術者にとってのキャリアへの示唆
先に結論
CoWoS-S・CoWoS-L・CoWoS-Rの違いは、「インターポーザー(中間基板)に何を使うか」 の1点だけです。CoWoS-Sは全面シリコン(最高の配線密度だがサイズに制限あり)、CoWoS-Rは全面RDL(低コストだが配線密度が低い)、CoWoS-Lはそのハイブリッド (RDL+局所シリコンブリッジで、大型化とコスト、性能を両立)。現在の主流はNVIDIA Blackwell B200が採用したCoWoS-L であり、DIGITIMES Researchの予測では、2025年10〜12月期にTSMCのCoWoS生産能力の54.6%をCoWoS-Lが占める 見通しです(CoWoS-Sは38.5%、CoWoS-Rは6.9%)(出典:Yicai Global / DIGITIMES Research )。この記事では、3種類の違いを「構造の断面図」と「8項目の比較表」で整理し、なぜ業界がCoWoS-Lに移行しているのかを構造的に解説します。
前回の記事(CoWoSとは? )では、CoWoSの定義・仕組み・なぜ必要なのかを全体像から解説しました。この記事はその「続編」 です。「CoWoSの基本はわかった。じゃあ3種類はどう違うの?」という疑問に、ここで決着をつけましょう。
3種類の違いを決める「たった1つの軸」──インターポーザーの構造
名前のアルファベットが示す「材料の違い」
CoWoSの3種類は、名前のアルファベットがそのままインターポーザー(中間基板)の構造 を表しています。
S
Silicon
全面がシリコン インターポーザー
L
Local Silicon Interconnect
RDL+局所シリコンブリッジ のハイブリッド
R
RDL Interposer
全面がRDL(有機再配線層) インターポーザー
たとえるなら…
3種類の違いは「道路の素材 」に似ています。CoWoS-Sは「全面コンクリート舗装の高速道路」──高性能だけど、面積を広げるとコストが跳ね上がる。CoWoS-Rは「全面アスファルトの一般道」──安いけど、高速走行には限界がある。CoWoS-Lは「重要な交差点だけコンクリートで、残りはアスファルト」──コストを抑えつつ、必要な場所だけ高性能を確保するハイブリッド です。
ここで重要なのは、3種類とも「CoWoS」であること 。GPUとHBMをインターポーザー上に横並びに配置し、パッケージ基板に搭載する──という基本構造は共通です。違うのは「インターポーザーを何で作るか」だけ。この1点の違いが、配線密度・サイズ制限・コスト・歩留まりすべてを変えるのです。
用語メモ:インターポーザー
GPUとHBMなど複数のチップを同一平面上に載せる「中間基板」。チップ同士を超近距離で接続するための高密度配線を備える。CoWoSの性能・コスト・サイズを決める最も重要な構成要素。
CoWoSの「板」(インターポーザー)がなぜ要るのかを、GPUとメモリの間の道の本数から動く図で見せる動画です。3種類の違いの前に見ると、板の役割がつかめます。
CoWoS-S:全面シリコンインターポーザー──「最高の配線密度」の代償
CoWoS-Sの構造と特徴
CoWoS-S(S = Silicon)は、CoWoSの最も初期から存在する「元祖」です。インターポーザー全面がシリコン製で、TSV(貫通シリコンビア)を備えた超高密度配線 を実現します。NVIDIA A100・H100・H200はすべてこのCoWoS-Sで製造されました。
CoWoS-Sの断面イメージ
◆ 全面シリコンインターポーザー ◆
TSV+サブミクロン配線(最小ピッチ 0.4μm)│ 最大 3.3レチクル(~2,700mm²)
パッケージ基板(有機基板)
全面がシリコン → 最高密度の配線が可能 → しかしサイズに上限あり
強み
・最高の配線密度 (最小ピッチ 0.4μm)
・TSVによる超高速の表裏接続
・深溝キャパシタ(DTC)を内蔵可能で電源安定化に有利
・長年の量産実績(2012年〜)で製造が成熟
限界
・インターポーザーサイズに上限 (最大3.3レチクル ≒ 2,700mm²)
・大型化すると歩留まり(良品率)が急低下
・シリコンは硬くて脆い → 大面積では反りや割れのリスク
・コストが高い (シリコンウェハー加工+TSV工程)
用語メモ:レチクル
半導体製造でリソグラフィ(回路パターンの転写)に使うマスクの露光範囲のこと。1レチクル ≒ 約800mm²。シリコンインターポーザーはこのレチクルサイズを超えるサイズに広げる技術(マスクスティッチング)を使うが、大きくするほど製造難度とコストが上がる。現在のCoWoS-Sは最大3.3レチクル(約2,700mm²)まで対応(出典:TSMC公式 )。
CoWoS-Sの「限界」が次の技術を生んだ
H100(HBM3×5スタック)までは3.3レチクル内に収まっていました。しかしBlackwell B200はGPUダイが2つ+HBM3E×8スタック を搭載する必要があり、3.3レチクルでは物理的に収まりません。ここでCoWoS-Sの「サイズの壁」が顕在化し、CoWoS-Lへの移行が必然となったのです。
CoWoS-L:RDL+シリコンブリッジの「ハイブリッド」──AI GPUの現在の主流
CoWoS-Lの構造と特徴
CoWoS-L(L = Local Silicon Interconnect)は、CoWoS-SとCoWoS-Rの「いいとこ取り」 をした技術です。インターポーザーの大部分をRDL(有機再配線層)で構成し、チップ間の高速通信が必要な部分だけ に小さなシリコンブリッジ(LSI:Local Silicon Interconnect)を埋め込みます。
CoWoS-Lの断面イメージ
HBM
HBM
GPU①
HBM
HBM
GPU②
HBM
HBM
RDL
LSI ブリッジ
RDL
LSI ブリッジ
RDL
↑ 高速接続が必要な箇所だけ シリコンブリッジ(LSI)を配置 ↑
パッケージ基板(有機基板)
RDL(安い)+ LSIブリッジ(高速)のハイブリッド → サイズ制限が大幅に緩和
用語メモ:LSI(Local Silicon Interconnect)
RDLインターポーザーの中に埋め込まれた小さなシリコンチップ。GPU-HBM間やGPU-GPU間など、高速通信が必要な箇所にだけ配置される。CoWoS-Sのシリコンインターポーザーと同等のサブミクロン配線密度を、局所的に実現する「橋渡し」の役割。
用語メモ:RDL(Redistribution Layer)
有機材料(ポリマー+銅配線)で形成される再配線層。シリコンインターポーザーより配線密度は低い(最小ピッチ約4μm)が、コストが大幅に安く、大面積化が容易。
強み
・サイズ制限が大幅に緩い (3.3レチクル超に対応)
・必要な箇所だけ高密度配線 → コストと性能を両立
・RDL部分が「緩衝材」になり熱応力に強い
・GPUダイ2つ+HBM8スタックなど、大規模構成に対応
・CoWoS-Sのサブミクロン配線密度をLSI部分で継承
限界
・製造プロセスがCoWoS-Sより複雑(RDL形成+LSI埋込+接合)
・初期の歩留まりがCoWoS-Sの99%に対し約90% と低め(出典:EEWorld )
・量産開始が2024年〜で、製造成熟度はまだ発展途上
・単価はCoWoS-Sより20〜40%高い 場合もある(出典:Silicon Analysts )
なぜCoWoS-Lが「主流」になったのか──3つの理由
①サイズ: B200は2つのGPUダイ+8つのHBMスタックを搭載し、CoWoS-Sの3.3レチクルでは物理的に収まらない。CoWoS-Lならサイズ制限が大幅に緩い。
②スケーラビリティ: 今後のGPU世代(Vera Rubin等)ではさらにHBMスタック数が増える。CoWoS-Lならインターポーザーを拡張しやすい。
③将来性: TSMCは9.5レチクルのCoWoSを2027年に量産する計画を発表(2025年4月)。「CoWoS-Lの延長線上」にGPUの未来がある。
CoWoS-R:全面RDLインターポーザー──「コスト優先」の選択
CoWoS-Rの構造と特徴
CoWoS-R(R = RDL Interposer)は、シリコンインターポーザーを完全に排除し、全面をRDL(有機再配線層) で構成したCoWoSです。シリコンを使わない分、コストが大幅に下がり、大面積化も容易です。ただし配線密度はCoWoS-SやCoWoS-Lに劣ります。
CoWoS-Rの断面イメージ
◆ 全面RDLインターポーザー ◆
最大6層銅配線 │ 最小ピッチ 4μm(2μm L/S)│ TSVなし │ サイズ柔軟
パッケージ基板(有機基板)
全面RDL → 低コスト・柔軟なサイズ → ただし配線密度はCoWoS-S/Lに劣る
TSMCの公式情報によれば、CoWoS-RのRDLインターポーザーは最大6層の銅配線 を持ち、最小ピッチは4μm(2μm L/S)です(出典:TSMC公式 )。CoWoS-Sのサブミクロン(0.4μm)と比べると約10倍粗い 配線ですが、その分コストと歩留まりに大きな優位性があります。
強み
・コストが最も低い (シリコン不使用+TSV工程なし)
・大面積化が容易(有機材料は柔軟でサイズ制限が緩い)
・RDLが「緩衝材」になり熱膨張率の差を吸収
・高周波信号の伝送損失が低い(GSGSG構造)
限界
・配線密度が最も低い (最小ピッチ 4μm vs CoWoS-Sの0.4μm)
・TSVがないため、裏面接続の自由度が制限される
・超高帯域幅を要求するGPU-HBM間接続には不十分な場合がある
・AI GPUの最先端(H100/B200クラス)には性能的に不向き
ひとことメモ
CoWoS-Rの主な採用先は、BroadcomのネットワークASICや一部のHPC製品です。最先端AI GPU(NVIDIA H/Bシリーズ)ではなく、コストと大面積化を優先する用途 で力を発揮します。NVIDIAの次世代Vera CPU(CPUダイ)やネットワーク関連チップでの採用も報じられています。
【保存版】CoWoS 3種類を8項目で徹底比較
ここまでの内容を1枚の表にまとめます。「CoWoS 3種類の違いを人に説明したい」というときに、この表だけ見返せばOKです。
比較項目
CoWoS-S
CoWoS-L
CoWoS-R
インターポーザー
全面シリコン+TSV
RDL+局所シリコンブリッジ(LSI)+TIV
全面RDL(有機再配線層)
最小配線ピッチ
0.4μm(最高密度)
LSI部分:サブミクロン RDL部分:約4μm
約4μm(2μm L/S)
最大サイズ
〜3.3レチクル (約2,700mm²)
3.3レチクル超対応 (5.5〜9レチクルへ拡大予定)
3.3レチクル超対応
コスト
高い
中〜高い(CoWoS-Sより20〜40%高い場合も)
最も低い
歩留まり
小型:約99% 大型化すると低下
約90%(初期・改善中)
高い
量産開始
2012年〜(最も成熟)
2024年〜(急拡大中)
2020年頃〜
代表的な採用製品
NVIDIA A100 / H100 / H200
NVIDIA B200(Blackwell)現在のAI GPUの主流
Broadcom NWチップ 一部HPC・エッジAI
今後の位置づけ
縮小傾向(中小規模GPUでは継続)
主流として拡大5.5〜9レチクルへ進化
コスト重視の用途で継続
出典:配線ピッチ・サイズ情報は TSMC公式 、歩留まりは EEWorld 、コスト比較は Silicon Analysts 、採用製品は Tom’s Hardware を参考に構成
CoWoSはどこまで大きくなる?──レチクルの推移と次の世代
CoWoSの3種類の違いは、結局「どこまで大きなパッケージを作れるか」に表れます。シリコンの中間の層(CoWoS-S)では露光1回の範囲(レチクル)の3.3倍が上限で、ブリッジを使うCoWoS-Lで5.5倍まで広がりました。TSMCはさらに、9.5倍のCoWoSを2027年に量産し、HBMを12個以上載せられるようにする計画を発表しています(2025年4月)。
大きくするほど難しくなるのが「反り」です。パッケージが大きいと、熱で材料ごとに伸び方が違うため、全体が反って配線がつながりにくくなります。この壁をこえるために、四角いパネルを使うCoPoS や、平らで反りにくいガラスコア基板 が開発されています。
CoWoSの大きさ(レチクルの何倍か)の広がり。9.5倍はTSMCの2025年4月の発表
使い分けマップ──「いつ、どのCoWoSを選ぶのか」
パッケージサイズと性能要求で決まる
「結局、どの場面でどのCoWoSを使うの?」──答えは、パッケージに求めるサイズと配線密度 で決まります。
CoWoS 使い分けマップ
最高密度が必要+サイズが3.3レチクル内に収まる場合。A100・H100・H200世代。中小規模GPUでは今後も継続。
大型パッケージ+高い配線密度の両方が必要な場合。B200(2ダイ+8HBM)以降の最先端AI GPU。今後5.5〜9レチクルへ拡大。
大面積が必要だが、最高密度の配線は不要な場合。ネットワークASIC・一部のHPC・コスト重視の用途。
たとえるなら…
CoWoS-Sは「小さいが超精密な金庫 」。CoWoS-Lは「大きくて、重要な部分だけ精密な倉庫 」。CoWoS-Rは「大きくて安い、一般的な倉庫 」。何を収めるかで、どの倉庫を使うかが決まります。最先端のAI GPUを収めるなら、今はCoWoS-L一択です。
CoWoSの3種類のよくある誤解
CoWoSの3種類でよくある誤解は2つです。1つは「配線密度が最も高いCoWoS-Sが常に最善」という見方で、CoWoS-Sにはサイズの上限があり、B200のような大きなパッケージは収まりません。もう1つは「CoWoS-Lは安いから選ばれた」という見方で、選ばれた理由は安さではなく、CoWoS-Sに収まらない大型のパッケージに対応できることです。
まとめ:CoWoS 3種類の違いの全体像
この記事のまとめ
① 違いは「インターポーザーの材料」の1点: CoWoS-S=全面シリコン、CoWoS-L=RDL+局所シリコンブリッジ、CoWoS-R=全面RDL。
② CoWoS-S: 配線密度最高(0.4μm)・最も成熟。ただしサイズ上限3.3レチクル。A100/H100/H200に採用。
③ CoWoS-L: 大型化と高密度を両立するハイブリッド。B200(2ダイ+8HBM)が採用。現在の主流であり、5.5〜9レチクルへの拡大が予定。
④ CoWoS-R: 最も低コスト。配線密度は低いが大面積化が容易。ネットワークASIC・コスト重視用途で採用。
⑤ BlackwellがCoWoS-Lに移行した理由: 2つのGPUダイ+8つのHBMスタックがCoWoS-Sの3.3レチクルに収まらないため。サイズの壁が移行を必然にした。
⑥ 使い分けの基準: 3.3レチクル以下→CoWoS-S、3.3レチクル超+高密度→CoWoS-L、大面積+低コスト→CoWoS-R。
⑦ 3種類は「競合」ではなく「用途分化」: すべてCoWoSプラットフォームのバリエーション。どれが「優れている」ではなく、用途で選ぶ。
結局こういうことです。CoWoSの3種類は「優劣」ではなく「トレードオフ」です。配線密度を上げれば→コストとサイズ制限が増える。コストを下げれば→配線密度が落ちる。CoWoS-Lは、このトレードオフの中で「大型化」と「必要十分な性能」を両立する最適解 として、AI GPU時代の主流になりました。半導体の進化は「小さくする」だけでなく、「どう組み合わせるか」 のパッケージング技術に移りつつあります。
よくある質問(FAQ)
Q. CoWoS-Lのコストは今後下がりますか?
A. 量産が進めば製造プロセスの成熟度が上がり、歩留まりも改善するため、単価は段階的に下がると見込まれています。ただし、CoWoS-Lは元々「大型パッケージの大量出荷」を目的として開発された技術であり、小型パッケージ向けのCoWoS-Sより「絶対的に安い」ということにはなりません。あくまで「大型パッケージを現実的なコストで製造できるようにする」技術です。
Q. IntelのEMIBとCoWoS-Lは似ていますか?
A. 概念は似ています。どちらも「必要な箇所だけにシリコンブリッジを配置し、残りはより安価な基板で構成する」アプローチです。EMIBはパッケージ基板に直接シリコンブリッジを埋め込みますが、CoWoS-LはRDLインターポーザーにLSIブリッジを埋め込み、その下にパッケージ基板を置く構造です。製造プロセスやエコシステムは異なりますが、「フルシリコンインターポーザーのコスト問題を解決する」という設計思想は共通しています。
Q. 次世代GPU(Vera Rubin等)もCoWoS-Lを使いますか?
A. 現時点の情報では、NVIDIAの次世代GPUもCoWoS-L(またはその発展版)を採用する見通しです。TSMCは2026〜2027年に5.5レチクル対応、さらに2027年には9レチクル対応のCoWoS-Lを開発予定と発表しており(
出典:Tom’s Hardware )、CoWoS-Lが今後もAI GPUの主流パッケージング技術であり続けることが強く示唆されています。
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