「CoPoS」「TSMC 次世代パッケージ」──ニュースで目にし始めたこの言葉、こんなふうに感じていませんか？
- CoWoSはわかってきたけど、CoPoSって何が違うの？
- 「パネル」って液晶のパネルと関係あるの？
- 2028〜2030年の話なのに、なぜ今から騒がれているの？
- NVIDIAやAMDがすでに動いていると聞くけど、投資家としてどこを見るべき？
- CoWoS関連株（信越化学・イビデン等）はCoPoS時代も恩恵があるの？
- CoPoSの定義と「丸いウェーハから四角いパネルへ」という発想の核
- CoWoSとの違いを6項目で比較──サイズ・利用率・コスト・歩留まり等
- なぜ今CoPoSが必要なのか──CoWoSの「サイズの壁」の正体
- TSMCのAP7（嘉義）パイロット → 2028〜2030年量産のロードマップ
- NVIDIA・AMD・Broadcomがすでに動いている採用候補製品
- 反り（warpage）・ガラス基板・FOPLPという3大技術課題
- サプライチェーンへの影響と日本企業（イビデン・レゾナック・ディスコ等）の位置づけ
CoPoS（Chip on Panel on Substrate：チップ・オン・パネル・オン・サブストレート）とは、TSMCが開発中の、丸い12インチシリコンウェーハの代わりに「四角いパネル基板」を使う次世代先端パッケージ技術です。CoWoS（Chip on Wafer on Substrate）が円形ウェーハの上にチップを並べるのに対し、CoPoSは310×310mm（最終的には600×600mmや750×620mm）の四角いパネルを使います。これにより、面積利用率が従来の約57%から87%程度まで向上し、1パネルあたりのチップ取り数が大幅に増加します。TSMCは嘉義（チアイ）科学園区のAP7工場で2026年6月にパイロットラインを完成させ、量産は2028〜2030年に立ち上げる計画です（出典：TrendForce 2026年4月報道）。CoPoSは「CoWoSの置き換え」ではなく、「より巨大なAI半導体を作るための拡張版」として位置づけられています。
この記事では、CoPoSを「単なる次世代キーワード」ではなく、CoWoSの何を解決し、何を変えるのか──を構造から徹底解説します。投資家・学生・技術者それぞれの視点で「次の半導体投資テーマ」を判断できる材料を提供します。
【完全図解】先端パッケージとは？AIチップの「組み立て方」が変わった理由 →
この記事は上記ピラー記事の続編にあたります。先端パッケージの全体像から学びたい方はこちらから。
CoPoSとは？──「丸いウェーハ」から「四角いパネル」への革命
📐 CoPoS ＝ Chip on Panel on Substrate（チップ・オン・パネル・オン・サブストレート）
CoPoSの名前を分解すると、CoWoSの「Wafer（ウェーハ）」が「Panel（パネル）」に置き換わっただけ、ということがわかります。これがすべての出発点です。
個々のチップ
（最大750×620mm）
（最終的な土台）
ポイントは中央の「Panel（パネル）」です。CoWoSではこの部分が円形のシリコンウェーハ（インターポーザー）でしたが、CoPoSでは四角いパネル状の基板に変わります。たった1文字の違いが、半導体パッケージング産業全体を揺るがす革命を生んでいます。
CoWoSは「丸いピザ生地（ウェーハ）から長方形のピザを切り出す」方式です。どうしても端っこの円弧部分が余って捨てる量が多くなります。CoPoSは「最初から四角い天板（パネル）の上にピザを並べる」方式。余りがほぼ出ないので、同じ材料からたくさんのピザが取れる──これがCoPoSの本質的な発想です。
Fan-Out Panel Level Packaging。チップを四角いパネル基板の上で扱う先端パッケージ技術の総称。CoPoSはこのFOPLPの一種であり、TSMCがHPC・AI向けに開発するハイエンド版に位置づけられる。
CoWoS vs CoPoS──6項目で違いを徹底比較
📊 一目で違いがわかる比較表
CoWoSとCoPoSの違いは「Wafer」と「Panel」の差から生まれる連鎖的なものです。6つの観点で整理しました。
| 比較項目 | CoWoS（現行） | CoPoS（次世代） |
|---|---|---|
| 中間基板の形状 | 円形ウェーハ（12インチ） | 四角いパネル |
| サイズ | 直径 300mm（面積約706cm²） | 310×310mm → 600×600mm → 最大750×620mm へ拡大 |
| 面積利用率 | 約57% （円形なので端が余る） |
約87% （四角なので無駄が少ない） |
| 1基板あたりのチップ取り数 | 大型GPUなら4〜7個程度 （NVIDIA Rubinで4個） |
同じ大型チップで5倍以上 |
| 対応できるチップサイズ | CoWoS-S：~3.3レチクル CoWoS-L：~5.5レチクル（2027〜） |
9.5レチクル超に対応可能 HBM 12スタック以上を統合 |
| 量産時期 | 2012年〜（量産中） | 2028〜2030年予定 （パイロット 2026年6月） |
出典：面積利用率は TrendForce 2025年9月、レチクル数は TSMCロードマップ報道、量産時期は TrendForce 2026年4月
（CoWoS 57%から大幅向上）
有効面積（600mm²パネル時）
（CoWoS-Lの最大5.5xを大幅超え）
CoPoSの本質は「同じ材料からもっと多くのAIチップを作る」こと。NVIDIAのRubin GPU（5.5レチクル想定）では、CoWoSウェーハ1枚から4個しか取れません。CoPoSなら、同じチップが600×600mmパネルで20個以上取れる──これが「パネル革命」の経済的インパクトです。
なぜ今CoPoSが必要なのか──CoWoSの「サイズの壁」
🧱 AI GPUの巨大化が、CoWoSの限界を露呈させた
CoPoSが急に注目されている理由は、シンプルです。AI GPUが世代ごとに巨大化しているのに、CoWoSのウェーハサイズが追いつかなくなったからです。
AI GPUのダイサイズが世代ごとに巨大化。NVIDIA H100で約814mm²、Blackwell B200は2ダイ統合、次のRubinはさらに大型化（5.5レチクル想定）。
CoWoSは円形12インチウェーハベースのため、巨大チップでは1枚から4〜7個しか取れず、円弧部分が余る。
AI需要は爆増しているのに、CoWoSのウェーハ供給が物理的にボトルネック。NVIDIA向けCoWoS-Lの「もう取れない」状態が続く。
パネル化（CoPoS）。四角いパネルなら、同じ巨大チップを大量に並べられる。1パネルから取れるチップ数を5倍以上に拡大することで、AI需要に応える。
📐 円形と四角形──なぜこれほど差が出るのか
円形と四角形の幾何学的な差を、数字で見てみましょう。直径300mmのウェーハの面積は約706cm²。一方、310×310mmのパネルは961cm²で約36%広いです。さらに600×600mmパネルなら3,600cm²となり、12インチウェーハの約5倍の面積となります。
しかも、円形だと大型チップを並べたとき端の円弧部分にチップが収まらず捨てる量が多い。四角ければこの「捨て領域」がほぼ消える。これが利用率57%→87%という劇的な改善の理由です。
丸いお盆（CoWoS）の上に四角い弁当箱を並べると、お盆の端の丸い部分は使えませんよね。四角いお盆（CoPoS）なら、弁当箱がぴったり並んで端まで使い切れる。AI GPUが「お弁当箱」、ウェーハ/パネルが「お盆」。チップが大きくなるほど、丸いお盆の無駄が増えていく──これがCoWoSの「サイズの壁」です。
半導体製造のリソグラフィ（露光）で使うマスクの1回の露光範囲。1レチクル≒約800mm²。「5.5レチクル」「9.5レチクル」とは、その倍数のサイズのチップを作れる能力を意味する。CoWoS-Sは3.3レチクル、CoWoS-Lは2027年までに5.5レチクル、CoPoSは9.5レチクル超を目指す。
TSMCのCoPoSロードマップ──嘉義AP7工場が拠点
📅 パイロット2026年 → 量産2028〜2030年へ
TSMCのCoPoSロードマップは、複数の報道から以下のように整理できます。当初予定より約2年遅延した格好ですが、業界の本気度はむしろ高まっています。
TSMCがCoPoSの基本プロセスを確立。310×310mmパネルを基準サイズとして開発スタート。日米連合「US-JOINT」「JOINT2」コンソーシアムでも材料・装置の検証が並行進行。
TSMCがCoPoSパイロットラインを完成。場所は嘉義（チアイ）科学園区のAP7工場。装置は2026年2月からR&Dチームに搬入開始。「ライン完成」と「量産」は別物である点に注意。（出典：TrendForce 2026年4月）
嘉義AP7に加え、P4・P5工場でも量産対応。CoPoSの初期顧客はNVIDIA、AMD、Broadcomが候補とされる。米国アリゾナ州の第2先端パッケージ工場（AP1の次）も2029〜2030年に量産入りし、SoICとCoPoSを担う計画。
野村証券のアナリスト分析では、CoPoSの本格量産は2030年Q4以降にシフトする可能性が指摘されている。パネルサイズも310mm → 600mm → 750×620mmへと段階的に拡大予定。（出典：Nomura分析）
🏭 なぜ嘉義（チアイ）AP7工場なのか
TSMCはCoPoSの「コア拠点」として、台湾嘉義科学園区のAP7工場を指定しました。AP7はもともと「WMCM（ウェーハレベル・マルチチップモジュール）、SoIC、CoPoS」の統合拠点として計画されている、TSMCの先端パッケージ次世代基地です。
さらに、TSMCは2025年の決算発表で2026年の設備投資520〜560億ドルを計画。このうち約10〜20%が先端パッケージ・テスト・マスク等に充てられる予定で、CoPoS関連投資もこの枠内に含まれます。先端パッケージはTSMC売上の2025年で約8%を占め、2026年には10%超に達する見通しです（出典：TrendForce 2026年4月）。
CoPoSの3大技術課題──「反り」「ガラス」「歩留まり」
⚠️ 量産化を阻む3つの壁
CoPoSが「画期的」と評価される一方で、量産化には依然として大きな技術課題が残っています。これがCoPoS量産が2030年以降にずれ込む主因です。
課題① 反り（Warpage）
パネルが大きくなるほど、熱処理時の「反り」が深刻化。シリコンと有機材料の熱膨張率の差で、パネル全体が歪み、配線精度が崩れる。サイズ拡大の最大の敵。
課題② ガラス基板への移行
長期的にはシリコンインターポーザーをガラス基板に置き換える計画。ガラスは熱安定性が高く反りに強いが、微細配線とTSV穴あけの技術が未確立。Intel、Samsungも開発競争中。
課題③ 歩留まりの均一性
パネルが大きいほど、面内の温度・薄膜・配線のばらつきが拡大。1個のチップ不良がパネル全体を不良にしかねない。台湾Powertechで90%歩留まり達成の報道もあるが、量産にはさらなる改善が必要。
出典：技術課題の整理は Semiconductor Engineering、Powertech歩留まりは TrendForce 2025年9月
パネル基板が熱処理・成膜の過程で発生する微小な歪み（数十μmレベル）。サイズが大きいほど影響が増大し、配線精度の悪化・チップ実装失敗の原因となる。CoPoSではパネルの厚み・コア材の最適化、熱処理工程の制御が重要技術。
「CoPoSはすぐCoWoSを置き換える」と捉えられがちですが、実際は「使い分け」です。中小規模の先端チップは引き続きCoWoSで、超巨大なAI半導体（Rubin次世代以降）からCoPoSが採用される。TSMCも「CoWoSの拡張、CoPoSの並行開発」というデュアル戦略を取っています。
誰がCoPoSを使うのか──NVIDIA・AMD・Broadcomの動き
🎯 AI御三家がすでにTSMCと議論を進めている
CoPoSは「2030年の話」ではあっても、すでに採用候補製品の議論は始まっています。Financial Content（2026年2月）の報道では、AMDとBroadcomがTSMCとパネルレベル・パッケージング採用について深く協議中とされています（出典：Financial Content 2026年2月）。
NVIDIA（NVDA）
- Rubinは5.5レチクル想定でCoWoSウェーハから4個しか取れない
- パネル化で取り数を5倍以上に
- TSMC CoPoSの「最大顧客」と目される
AMD（AMD）
- Instinct系AI GPUの大型化に対応
- TSMCと深く協議中（2026年2月時点）
- SoIC（3D積層）との組み合わせも視野
Broadcom（AVGO）
- Google TPU等のカスタムASIC向け
- ハイパースケーラー向け大型ASICを担う立場
- CoWoS-Rの主要顧客でもある
🔮 NVIDIAは「CoPoS独占枠」を確保する動きも
DIGITIMESによれば、NVIDIAはCoPoSの初期生産能力について「独占的供給契約」をTSMCに求めていると報じられています。これはCoWoS-Lの初期段階でNVIDIAが生産能力の70%超を押さえた構図と同じパターンです（出典：DIGITIMES 2026年5月）。
NVIDIAがCoPoSも独占的に確保できれば、AMD・Broadcomは引き続きCoWoS-Lで戦う構図が続くか、CoPoS導入が遅れるリスクがあります。これはAI半導体の「サプライチェーン覇権争い」の次の主戦場になります。
CoPoSの本格量産は2028〜2030年と先ですが、「誰が初期生産能力を確保するか」の戦いはすでに始まっています。投資家視点では、「2026〜2027年のTSMC IR資料でCoPoS関連の言及がどう変化するか」「NVIDIA決算でVera Rubinの量産タイミングがどう更新されるか」をウォッチすると、構造変化が見えてきます。
CoPoS関連企業──サプライチェーン3層で整理
💼 上流（材料）・中流（製造）・下流（設計）の3層構造
CoPoSのサプライチェーンは、CoWoSのそれを土台にしつつ、パネル基板・大型実装装置・新しい検査装置の領域が拡大する構造になります。日本企業の役割が特に大きい領域でもあります。
上流：素材・装置
- イビデン（4062）：ABF基板・大型基板の主役候補
- レゾナック（4004）：CMPスラリー・封止材・US-JOINT主導
- 味の素（2802）：ABF（味の素ファインテクノ）
- 信越化学（4063）：シリコン代替素材開発
- Applied Materials（AMAT）：成膜装置
- SUSS MicroTec（SMHN.DE）：パッケージング装置
中流：製造・装置・検査
- TSMC（2330.TW）：CoPoS開発・量産の中核
- ディスコ（6146）：パネル切断装置の最有力
- 東京エレクトロン（8035）：成膜・接合装置
- AIメカテック（6227）：パネル検査装置の有力候補
- アドバンテスト（6857）：大型パネルテスター
- Powertech（6239.TW）：FOPLP歩留まり90%達成
下流：設計・ユーザー
- NVIDIA（NVDA）：Rubin以降の最大採用候補
- AMD（AMD）：Instinct MIシリーズで採用協議中
- Broadcom（AVGO）：カスタムASIC向け
- SK Hynix（000660.KS）：HBM4以降の搭載
- Samsung（005930.KS）：HBM4で巻き返し
- Micron（MU）：HBM4Eで参入拡大
🇯🇵 日本企業のチャンス──「材料・装置」の主役へ
CoPoS時代に最も恩恵を受ける可能性があるのが、日本の材料・装置メーカーです。パネル化は「FOPLP（ファンアウト・パネル・レベル・パッケージング）」の延長線上にあり、レゾナックが主導する日米連合「US-JOINT」（2024年7月発足）が次世代基板技術を共同開発しています。
特に注目すべきは以下の3社です：
- イビデン（4062）：CoWoSのABF基板で世界首位級。CoPoSの大型基板需要を確実に取り込める立場
- レゾナック（4004）：CMPスラリー・封止材で世界首位。日米10社連合US-JOINTを主導
- ディスコ（6146）：研磨・ダイシング装置の独占的地位。パネル切断装置でも先行が期待
あなたにとっての意味──投資家・学生・技術者の視点
CoPoSは「2028〜2030年のテーマ」ですが、株価には早ければ2026〜2027年から織り込みが始まる可能性があります。注目すべきは以下の3つの軸：①TSMC IR資料の「CoPoS関連CapEx」言及、②NVIDIA決算で「Vera Rubin生産能力」のアップデート、③イビデン・レゾナック・ディスコ・AIメカテックなど日本企業の「大型パネル・FOPLP関連受注」報道。CoWoS関連株（信越化学・SUMCO・東京エレクトロン等）のシリコンウェーハ需要は減らない（CoPoS自体は基板上の話で、チップ製造のウェーハは引き続き必要）点もキーポイントです。
CoPoSは「半導体産業の地殻変動」を象徴する技術です。材料工学（パネル基板・ガラス基板）、機械工学（大型パネル搬送・反り制御）、熱工学（パネル全面の温度均一化）、電気工学（大型インターポーザーの信号伝送）のすべてが必要になります。就活で「半導体業界に興味がある」と話すなら、「微細化」だけでなく「パッケージング・パネル化」を語れると差別化できます。レゾナック・イビデン・ディスコ・AIメカテックなど、日本企業の中堅・大手が主役になる領域です。
CoPoSは「半導体製造の常識」を変える技術です。これまで「丸い12インチウェーハ」を前提に設計されてきた装置・搬送系・クリーンルームレイアウトが、四角いパネル対応に再設計される可能性があります。FPD（フラットパネルディスプレイ）製造装置メーカーが半導体実装に参入する動きも加速するでしょう。自分の担当領域が「ウェーハ前提か、パネル対応可能か」を見直すことで、5年後のキャリアの分岐点が見えてきます。
よくある誤解を整理する
| ❌ よくある誤解 | ✅ 実際はこう |
|---|---|
| 「CoPoSはすぐCoWoSを置き換える」 | CoWoSとCoPoSは並行運用される。中小規模チップはCoWoSのまま、超巨大AI半導体（Rubin次世代以降）からCoPoS採用へ。TSMCも「両方を拡張する」デュアル戦略。 |
| 「CoPoSはシリコンウェーハ不要になる」 | 変わるのは「インターポーザー（中間基板）」の部分だけ。GPU・HBM等のチップ自体は引き続きシリコンウェーハで製造。信越化学（4063）・SUMCO（3436）の出番は減らない。 |
| 「CoPoSはTSMCだけが手掛ける」 | 広義のFOPLP（パネルレベル）はSamsung、Powertech、ASE、Amkor等も研究。ただし「HPC・AI向け量産技術としてのCoPoS」はTSMCが先行。商標的にもTSMCの呼称。 |
| 「CoPoS量産は2028年確実」 | 2026年4月時点のTrendForce報道では「2028〜2029年量産ランプ」だが、野村証券分析では「2030年Q4以降」にずれ込む可能性も。反り問題が最大の不確定要素。 |
| 「日本企業にとっては脅威」 | むしろ大チャンス。レゾナック主導のUS-JOINT（日米10社連合）が次世代材料を共同開発中。イビデン・ディスコ・AIメカテック等、CoPoS時代に飛躍する日本企業が多い。 |
まとめ：CoPoSの全体像を5点で整理
① CoPoSとは：Chip on Panel on Substrate。TSMC開発中の次世代パッケージ技術で、丸い12インチウェーハの代わりに四角いパネル（310×310mm〜750×620mm）を中間基板として使う。
② CoWoSとの違い：面積利用率が57%→87%、1基板あたりの取り数が5倍以上、対応レチクルサイズが5.5x→9.5x超に拡大。「CoWoSのサイズの壁」を突破する技術。
③ なぜ必要か：NVIDIA Rubin・AMD MI500世代のAI GPUが巨大化し、CoWoSウェーハから取れるチップ数が劇的に減少。供給制約解消の決定打。
④ TSMCロードマップ：嘉義（チアイ）AP7工場でパイロットライン2026年6月完成。量産は2028〜2029年（野村証券は2030年Q4以降の可能性も）。米国アリゾナAP2でも量産予定。
⑤ 関連企業：上流に日本企業（イビデン4062・レゾナック4004・ディスコ6146・AIメカテック6227）、中流にTSMC（2330.TW）・Powertech、下流にNVIDIA（NVDA）・AMD（AMD）・Broadcom（AVGO）。日本企業の活躍領域が広い。
結局こういうことです。CoPoSは「次世代の話」ではなく、すでにTSMC・NVIDIA・AMDが本気で動いている、半導体産業の「次の構造変化」です。CoWoSが「丸いウェーハの上にチップを並べた」のに対し、CoPoSは「四角いパネルの上で、より多く、より大きく」を可能にします。投資家にとっては2026〜2027年のIR資料・決算が次の判断ポイント。学生・技術者にとっては「半導体の常識が変わる瞬間」を学ぶ最良のテーマです。
❓ よくある質問（FAQ）
📖 【完全図解】先端パッケージとは？AIチップの「組み立て方」が変わった理由 →
この記事は上記ピラー記事の続編にあたります。先端パッケージ全体の進化（2D→2.5D→3D）の文脈で、CoPoSの位置づけを再確認できます。
📚 次に読むべき記事
CoPoSが置き換えようとしている「CoWoS」の仕組み・3種類・ボトルネック構造を解説。CoPoSを理解する最大の前提知識です。
CoWoSの3バリエーションを比較。NVIDIA Blackwellがなぜ「CoWoS-L」を選び、その次にCoPoSが必要なのかが理解できます。
CoPoSパネル上に並ぶ「HBM」の仕組み。3D積層・TSV・市場構造を解説した基礎記事です。
CoPoSが実現を加速する「チップレット設計」の思想。なぜ巨大チップを分割して再統合するのか、その経済的合理性がわかります。
CoPoSで作られたGPUが、最終的にどこで動くのか──AIデータセンター全体の構造を俯瞰できます。
📩 記事の更新情報を受け取りたい方へ
新しい記事が公開されたら、Xアカウント @shirasusolo でお知らせします。AI半導体の構造を一緒に学んでいきましょう。
コメント